Synopsys，Inc。今天宣布了该行业第一个针对PCIExpress®（PCIE®）6.0技术的完整IP解决方案，其中包括控制器，PHY和验证IP，从而使PCIE 6.0 System-Chip（SOC）设计的早期开发。构建了Synopsys的广泛部署和PCIE 5.0的硅过程设计®IP，用于PCIE 6.0的新设计软件IP支持标准规范中的最新功能，包括64 GT/S PAM-4信令，FLIT模式和L0P功率状态。Synopsys的完整IP解决方案解决了高性能计算，AI和存储SOC的不断发展的延迟，带宽和发电效率要求。
为了达到最低的延迟，所有传输尺寸的最大吞吐量，PCI Express 6.0的设计软件控制器使用了多式架构，最多可提供2倍的单流设计的性能。该控制器具有可用的1024位体系结构，允许设计人员在1GHz关闭时机时达到64 GT/S X16带宽。此外，控制器提供了具有多个数据源和多虚拟通道实现的最佳流。为了促进具有内置验证计划，序列和功能覆盖范围的加速测试台开发，PCIE的VC验证IP使用本机SystemVerilog/UVM体系结构，可以以最小的努力进行集成，配置和自定义。
Synopsys的PCIE 6.0的设计软件IP提供了独特的自适应DSP算法，可优化模拟和数字均衡，以最大程度地提高功率效率。PHY可以使用已申请专利的诊断功能接近零链路停机时间。用于PCIE的DesignWare PHY IP的位置架构6.0最小化包装串扰，并允许X16链接密集的SOC集成。具有基于ADC的体系结构的优化数据达到了超低延迟。
“先进的云计算，存储和机器学习应用程序正在传输大量数据，要求设计师将最新的高速接口与最小的延迟结合在一起，以满足这些系统的带宽需求，”营销高级副总裁John Koeter说。IP在Synopsys中的策略。“借助Synopsys的PCI Express 6.0的完整设计软件解决方案，公司可以尽早开始其PCIE 6.0的设计，并利用Synopsys的良好专业知识并在PCI Express中建立了领导才能，以加速其成功硅成功之路。”
英特尔技术计划主管吉姆·帕帕斯（Jim Pappas）表示：“ PCI Express是历史上最广泛和可扩展的互连技术。”“ Synopsys针对PCIE 6.0的最新设计软件IP是全球生态系统对这一重要行业标准的持续承诺的领先指标，并为PCIE Gen 6开发和未来的Intel平台采用奠定了基础。”
可用性和资源
PCIE 6.0的DesignWare Controller和PHY IP计划在2021年第三季度提供。有关更多信息，请访问PCIE 6.0的DesignWare IP。
